2025多芯片封装技术全解析：分类、应用及3D TSV堆叠倒装封装优劣势
多芯片封装技术
概述
2025
多芯片封装在现代半导体领域至关重要，主要分为平面多芯片封装和多芯片堆叠封装。多芯片堆叠封装又细分为多芯片3D堆叠引线键合封装、3D堆叠引线键合和倒装异质封装、3DTSV堆叠倒装封装等。
在实际应用中，智能设备的存储芯片需求推动着封装技术发展。存储芯片用于保存程序代码，在电子设备中应用广泛，要求存储容量大、产品尺寸小。将多个薄芯片通过垂直堆叠、引线键合互连和塑封结构封装，可满足高密度、低成本的存储封装设计要求。调制解调器（Modem）则需要小型化与模块化集成，引线键合和倒装互连技术结合的芯片堆叠异质封装结构能满足其需求。虽然3D TSV堆叠倒装封装可大幅提升性能，但生产周期长、成本高，难以广泛应用，所以多芯片堆叠引线键合互连以及多芯片堆叠封装与引线键合异质互连仍是主流。
封装体内裸芯片堆叠
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1.早期常见堆叠方案
金字塔形：封装、生产工艺简单，下层芯片可有效支撑上层芯片引线键合，具有高良率、高稳定性、低生产成本等优点。但仅适用于不同尺寸芯片叠装，因对芯片尺寸要求特殊，很少用于四层以上芯片堆叠。
工字形：设计相对成熟，可使用较小尺寸封装体，但添加间隔硅片增加了产品成本和封装体总体高度，主要用于四层以内芯片叠装。
阶梯式：封装结构简单、良品率高，但需较大封装空间，包封易出现空洞问题，对焊线稳定性、工艺空间及设备稳定性与精度要求高，主要用于存储产品封装。
早期芯片堆叠的两种方式
2.阶梯式回旋裸芯片堆叠
相比阶梯式堆叠，阶梯式回旋裸芯片堆叠能有效解决过长焊线导致的焊线位置稳定性不良和封装体体积增大问题。其优势明显，如堆叠结构简单、封装体尺寸小、堆叠体强度高、封装工艺简单、堆叠体高度易控制、包封过程不易产生气泡，适用于相同尺寸芯片的多层堆叠。
3.基于焊线堆叠的其他方式
基于焊线堆叠是成本较低、良率较高的芯片堆叠方式。根据芯片大小和堆叠方式，可分为金字塔形堆叠、台阶互连、十字交错互连、基于隔离硅片的互连、采用芯片黏结膜作为隔离层的互连、采用具有焊线穿透能力的芯片黏结膏（DAP）或芯片黏结薄膜（DAF）作为隔离层的互连 。除金字塔形堆叠外，其他方式适合同尺寸芯片。从互连焊点看，不同层芯片间互连分为通过焊线直接连接和基板互连（不同层芯片连接到基板焊盘，通过基板布线实现组合互连 ）。不过，随着堆叠层数增加，引线密度和长度增加，会导致寄生电感增加、功率增加、带宽降低，且引线键合数量和芯片厚度受限。
主要相关工艺技术
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1.裸芯片贴装位置精度
多芯片3D堆叠时，裸芯片对齐要求高。受封装体高度限制，芯片厚度变薄，面临翘曲等挑战。两层裸芯片位置精度要求控制在 -15~+15um 。为实现多芯片高精度装片，采用一次工艺装片系统（OPAS）技术，通过调整一个方向装片位置实现梯形堆叠，要求治具、设备、机台一致性好，确保装片位置高精度、稳定、重复。
2.晶圆减薄技术
在封装中，为控制堆叠体高度，常需对多层堆叠芯片减薄，一般减薄至35 - 100um ，目前已有25um量产芯片。但存储芯片成本敏感，过度减薄会降低裸芯片强度，增加减薄、切割和拾取难度与成本。减薄工艺和后续集成面临晶圆碎裂或芯片背面残留机械应力导致裂片的挑战，需优化减薄轮和工艺参数，监控设备参数，维护设备与磨轮。为确保减薄质量，采用超精密两步机械磨削、研磨，结合化学与机械抛光或腐蚀的研磨方法。硅晶圆减薄关键挑战是60um及以下厚度芯片的微裂纹损伤，尤其是DRAM芯片，量产中常采用湿法或干法抛光消除损伤和残留应力。对于16nm及以下厚度晶圆技术节点硅芯片，需采用杂质收集型干法抛光（GDP）工艺避免铜污染并提高芯片强度。传统减薄工艺后，湿法抛光可去除磨削表面损伤，对后续工艺有积极意义。当芯片厚度达50um时强度明显降低，易断裂，可使用预剥离（PF）技术，抛弃顶针，用剥离滑块通过真空吸附滑动，使芯片与膜预脱离，减小黏接力，避免芯片断裂。
3.膜埋线技术
在八层阶梯式回旋裸芯片堆叠封装中，第四层和第五层芯片尺寸一致时，采用键合引线植入贴芯片膜（DAF）技术，即膜埋线（WiF）技术，将超低弧高键合引线埋入DAF中实现引线保护。具体是第四层芯片贴装后进行超低弧高引线键合，在引线上面贴装上层芯片，膜受热融化时，下层芯片引线丝被埋入融化的DAF中。
4.键合引线超低弧高技术
堆叠芯片数量增加时，为保持封装体总体高度不变，需减小引线环形层间隙，降低较低层引线键合弧高防止引线短路，同时控制顶层芯片引线弧高防止引线丝露出塑封体背面。目前40mm以下弧高的低弧度键合引线工艺已用于芯片量产，如优化的超低弧高引线倒打工艺可使直径20um的引线弧高低至40um 。
5.其他先进堆叠技术
基于倒装 + 焊线的堆叠：在3D封装中，倒装互连常与引线互连结合使用，倒装可在上或在下。
基于硅通孔的3D封装：硅通孔技术通过在硅圆片制作垂直互连孔，用铜、多晶硅或钨等导电物质填充实现电信号贯通，芯片叠层时实现垂直互连 。
薄芯片集成3D封装（TCI）：TSV技术虽先进但成本高、工艺难，M.等基于晶圆级工艺发展了TCI工艺 。关键工艺包括在厚基座晶圆焊盘形成第一层金属化TiW/Cu；在基座晶圆形成第一层图案化的BCB，粘贴超薄芯片（20 - 40μm ）；涂覆并图形化第二层BCB（平坦化层 ）；制作第二层金属化Cu布线；涂覆并图形化第三层BCB；在BCB开口处形成第三层金属Cu - Ni - Au焊盘；在焊盘上倒装其他器件 。该工艺与常规晶圆级封装工艺兼容，本质是将超薄芯片埋入底座晶圆表面后再布线互连，薄膜导线技术与CMOS工艺兼容，能实现无源器件集成、高互连密度、短互连，有效控制线路阻抗，温度循环可靠性较好。
芯片堆叠后埋入（EMWLP）：2008年， 等报道了多芯片埋入式微晶圆级封装（EMWLP），即3D EMWLP ，本质是多芯片堆叠的芯片先装FOWLP，芯片堆叠、模压前在焊盘制作铜柱 。工艺流程包括在承载晶圆片贴黏结载带；将不同芯片（每个芯片I/O设置电镀铜柱 ）由大到小依次堆叠到承载晶圆；模塑；研磨铜；分离承载晶圆；剥离黏结载带；制作再布线和植球 。
多芯片堆叠封装存在芯片高精度装片、超低线弧、超薄芯片、多层堆叠厚度和超高密度封装等技术难点，通过开发应用15um装片精度、超薄晶圆减薄、超薄芯片拾取、膜埋线、超低引线弧高等技术可有效克服。